ASIC中的异步时序设计王夏泉(华中科技大学电子与信息工程系，武汉430074)摘要：绝大部分的ASIC设计工程师在实际工作中都会遇到异步设计的问题，本文针对异步时序产生的问题，介绍了几种同步的策略，特别是结绳法和异步FI℉O的异步比较法都是比较新颗的方法。关键词：异步时序，MTBF,双锁存器法，结绳法，异步FIFO,异步比较。Asynchronous design in ASICAbstract:Most of the ASICs that are ever designed are driven by multiple asynchronous clocksAiming at the issue of asynchronous design,this paper introduced several solutions.Especially,the methods of toggle and asynchronous compare in asynchronous FIFO design are good ideas.Keywords:asynchronous timing,MTBF,two registers,toggle,asynchronous FIFO,asynchronouscompare.1.前言在一般的ASIC教程中，大家接触的大都是同步时序的设计，即单时钟的设计。但是在实际的工程中，纯粹单时钟设计的情况很少，特别是在设计模块与外围芯片的通讯中，跨时钟域的情况经常不可避免。作者在实际工作中就遇到了一些异步时序设计的问题，由于最初对异步时序产生的问题估计不足，导致在设计的后期不得不对设计进行返工，本文介绍的几种同步策略也正是在实践中学习摸索的结果。本文旨在向读者介绍几种实用的同步方法，不可能对异步时序设计涉及的问题覆盖完全。由于篇幅限制，本文主要描述同步策略的核心思想，而不涉及到具体的实现。2.问题的产生一亚稳态2.1异步时序的定义异步时序设计指的是在设计中有两个或以上的时钟，且时钟之间是同频不同相或不同频率的关系。而异步时序设计的关键就是把数据或控制信号正确地进行跨时钟域传输。